日立製作所、名刺サイズのCMOSアニーリングマシンを開発--IoT 機器に実装可能

NO BUDGET
2019-02-25 09:42:00
  • このエントリーをはてなブックマークに追加

 日立製作所は、IoT機器に実装可能な名刺サイズ(91×55ミリ)のCMOSアニーリングマシンを開発したと発表した。CMOSアニーリングマシンは、磁性体の性質を説明するために考案されたイジングモデルを用いた新型コンピュータで、組合せ最適化問題を解くために利用する。

開発した CMOS アニーリングマシン
開発した CMOS アニーリングマシン

 同製品は、約6万パラメータの組合せ最適化問題の計算を従来型コンピュータの約2万倍高速で行え、エネルギー効率を約17万倍に向上させている。

 実社会が抱える交通渋滞や少子高齢化などの複雑な課題を解くためには、膨大な組合せ最適化問題の計算を行う必要があるが、最適化するパラメータの数が増えるに従い、計算に要する時間や消費エネルギーが飛躍的に増大してしまう。これに対して、日立では、組合せ最適化問題を実用的な時間内で、高いエネルギー効率で解くことができる新しい動作原理(非ノイマン型)のコンピュータ開発に取り組んできた。

 同社では、2015年2月にイジングモデルの動作を、半導体のCMOS回路で再現したCMOSアニーリングマシンの開発に成功し、2018年6月には、CMOSアニーリングチップ(FPGA)を25枚接続することにより世界最大規模の10万2400パラメータの問題に対応できるようになった。

 特にIoT機器の活用では、産業や生活の多くの場面で必要となるデータ処理を、エッジで行うことが求められるが、この分野でCMOSアニーリングマシンの活用が期待されている。しかし、CMOSアニーリングマシンをIoT機器に実装してデータをエッジ処理する場合、従来のマシンでは、サイズが大きいことや複数のチップにまたがって最適化問題の計算を行う際に高速処理が困難となること、エネルギー効率を十分に高められないこという課題があった。

 今回の製品開発では、高集積化を実現する回路技術と高速計算を可能とするチップ間接続技を活用している。

高集積化を実現する回路技術の概略
高集積化を実現する回路技術の概略

 高集積化のための回路技術は、パラメータの値を保持するメモリセルへのデータアクセスを高速化することで、演算順序に従って1つの演算回路を4つのパラメータグループの間で切り替えながら共有できる。これにより演算回路の数を削減でき、メモリセルの集積度を従来の1.5倍に高め、1チップで3万976パラメータの高集積化に成功した。

チップ間接続の概略
チップ間接続の概略

 チップ間接続技術では、半導体チップの端部に、別のチップのパラメータの値をコピーするための補助領域を設け、パラメータグループを計算する間に、次のパラメータグループのコピーを完了できる。これにより、大規模なパラメータに対応するため複数の半導体チップにまたがって計算する場合に、従来はパラメータの値を半導体チップ間で転送するための時間を要し、高速処理が困難となる問題を解決した。

このサイトでは、利用状況の把握や広告配信などのために、Cookieなどを使用してアクセスデータを取得・利用しています。 これ以降ページを遷移した場合、Cookieなどの設定や使用に同意したことになります。
Cookieなどの設定や使用の詳細、オプトアウトについては詳細をご覧ください。
[ 閉じる ]